根据台湾经济日报日前的新闻报道，台积电在本月初已经开始了 2 纳米工艺的预生产，而英伟达和苹果将有望成为这家晶圆代工龙头的首批客户，这将给三星等竞争对手带来巨大压力。在回应该报道时，台积电没有评论具体细节，但表示2nm技术的开发进展顺利，目标是在2025年实现量产。

　　英特尔中国区总裁兼董事长王锐在今年三月的一次活动中表示，公司已完成Intel 18A（1.8nm）和Intel 20A（2nm）制造工艺的开发。其中，Intel 20A计划于 2024 年上半年投入使用，进展良好的Intel 18A制造技术也将提前到2024年下半年进入大批量制造（HVM）。

　　与此同时，晶圆代工老二三星在近日举办的代工论坛上也重申了公司将在2025年实现2nm生产。再加上日本新成立的 Rapidus也想在2025年量产2nm。一场在2025年将进入白热化的战争已经全面打响。

　　这不是三星首次披露其2nm的计划，其实针对这个被广泛看好的“大节点”，这家韩国巨头密谋已久，他们在这次代工论坛上也带来了更多的消息。

　　据semiwiki报道，与英特尔一样，三星自己的芯片也是自己的代工客户，因此他们在2nm上首先生产的是内部产品，而不是外部代工客户。这当然是 IDM 代工厂的优势，可以结合工艺技术开发自己的芯片。三星拥有开发领先内存的额外优势。

　　报道指出，三星将于 2025 年开始量产用于移动应用的 2nm 工艺，然后于 2026 年扩展到具有背面供电的 HPC，并于 2027 年扩展到汽车领域。与 3nm 工艺（SF3）相比，三星的 2nm（SF2）工艺已显示出性能提升 12%，功率效率提高提升 25%，面积减少 5%。

　　按照三星的规划，其GAA MBCFET无疑是2nm工艺的最大竞争优势所在，在上个月的时候，他们就公布了公司在3nm GAA MBCFET技术的最新进展，这将给他们的2nm提供参考。

　　三星表示，与 FinFET 相比，MBCFET 提供了卓越的设计灵活性。晶体管被设计成有不同量的电流流过它们。在使用许多晶体管的半导体中，必须调节电流量，以便在所需的时序和控制逻辑下打开和关闭晶体管，这需要增加或减少沟道的宽度。

　　而在传统的FinFET结构中，栅极所包裹的鳍片（Fin）的高度是不可调节的，因此为了增加整体沟道宽度，需要水平地增加鳍片的数量。但这种方法只能调节不连续的沟道宽度，因为当栅包围文件的沟道宽度为α时，也只能减小或增大α的倍数。这是一个严重的限制。

　　另一方面，MBCFET 彼此堆叠在一起，鳍片侧向放置，纳米片的宽度可以调整，以提供比 FinFET 更多的沟道宽度选项，这是一个对整个设计有用的功能，这在模拟 SRAM 中具有显著的优势设计。

　　“MBCFET 具有这些优势，因为它们的设计允许独立微调晶体管的沟道宽度，以便在 P 型金属氧化物半导体晶体管（PMOS）和 N 型金属氧化物半导体晶体管（NMOS）之间找到最佳平衡”，三星强调。

　　而MBCFET 通过调整纳米片宽度，为 SRAM 单元设计提供了更大的灵活性。左上图显示了具有六个晶体管的基本 SRAM 位单元。中间图像显示了该位单元的图形设计系统（GDS）视图。

　　在图(a)中，在GAA结构中，NMOS下拉（PD）和传输门（PG）具有相同的沟道宽度，而PMOS上拉（PU）具有较小的沟道宽度。（WPD = WPG WPU）在这种情况下，从右图可以看出，MBCFET 可以比 FinFET 获得更好的裕度。

　　在图(b)中，当PD和PG之间的沟道宽度变化时，它们是NMOS（WPD WPG WPU），裕度高于(a)。通过根据晶体管的作用和特性调整沟道宽度，实现最佳平衡，并确保裕度。由于 GAA SRAM 位单元比 FinFET 需要更少的功率，并且由于每个晶体管的 GAA 宽度可以独立调整，因此 PPA 和 SRAM 之间的平衡得到改善，从而大大提高了 SRAM 的设计稳定性。

　　据介绍，BSPDN与前端供电网络不同，它主要使用后端；正面将具有逻辑功能，而背面将用于供电或信号路由。据他们在一篇论文中披露，将供电网络等功能移至芯片背面，以解决使用2nm工艺造成的布线拥塞问题。据称，与 FSPDN 相比，BSPDN 的性能提高了 44%，能效提高了 30%。

　　在公布2nm规划的同时，三星强调，公司的1.4nm工艺预计于 2027 年实现量产。与此同时，三星代工厂继续致力于投资和建设产能，在韩国平泽和德克萨斯州泰勒增设新生产线。目前的扩张计划将使公司的洁净室产能到 2027 年比 2021 年增加 7.3 倍。

　　台积电在去年的代工技术研讨会上就披露了其下一代 N2 2nm 节点的早期细节，包括将改用纳米片晶体管架构，其中几个堆叠的硅层完全被晶体管栅极材料包围，而不是当前的 FinFET 设计，与当前 FinFET 晶体管相比，GAAFET 的优势包括降低漏电流（因为栅极位于沟道的所有四个侧面），以及调整沟道宽度以获得更高性能或更低功耗的能力。

　　他们表示，公司在 N2 硅的良率和性能方面都取得了“扎实的进展”，预计其密度将比今年进入量产的增强型 N3E 节点提高 1.15 倍以上。预计 2025 年投入生产时，在相同功率下，它的速度将比 N3E 提高 15%，或者在相同速度下，功耗最多可降低 30%。

　　台积电还表示，在进入 HVM 两年前，其 Nanosheet GAA 晶体管性能已达到目标规格的 80% 以上，256Mb SRAM 测试 IC 的平均良率超过 50%。台积电更是在一份声明中写道：“台积电纳米片技术展示了出色的功效和较低的 Vmin，最适合节能计算范例。”

　　和三星一样，台积电也有一个N2P节点，这将在2026年推出。同时，在这个工艺上，台积电也将引入背面供电技术。目前，台积电尚未透露关于背面供电的更多信息，有关 N2P 相对于 N2 的性能、功耗和面积（PPA）优势的任何硬数据，台积电也还没公布。但根据anandtech从行业消息来源了解到的情况，仅背面电源供电就可以带来个位数的功率改进和两位数的晶体管密度改进。

　　台积电还表示，N2P 有望在 2026 年投入生产，因此我们可以推测第一批基于 N2P 的芯片将于 2027 年上市。

　　除了可能成为台积电 2nm 代工艺主力的 N2P 之外，台积电还在准备 N2X。这将是专为高性能计算（HPC）应用（例如需要更高电压和时钟的高端 CPU）量身定制的制造工艺。代工厂并未概述该节点与 N2、N2P 和 N3X 相比的具体优势，但与所有性能增强节点一样，实际优势预计将在很大程度上取决于设计技术协同优化（DTCO）的实施程度。

　　对于台积电2nm，近来还有消息透露，他们这个节点的单片晶圆定价逼近25000美元，相⽐届时的3 纳米晶圆代⼯报价的18445美元大幅上涨。这对于Fabless来说无疑是另一个挑战。回顾过去，台积电加⼯每⽚ 90 纳米制程晶圆所消耗的成本为411 美元，⽽加⼯每⽚ 5 纳米制程晶圆所消耗的成本已经上升到了4235 美元，相较加⼯每⽚ 7 纳米制程晶圆所消耗的成本2330 美元，也增加了81.8%。

　　由此看来，台积电晶圆代⼯报价的上涨幅度，其与加⼯成本的上涨幅度是相接近的。

　　在制造工艺上落后许久的英特尔在最近对其晶圆代工业务进行了调整，向着下一步拆分做好准备。与此同时，他们还对2nm（Intel 20A）工艺寄以厚望，他们希望在这个工艺上追平三星和台积电等竞争对手。英特尔声称，如果正确执行 IFS 和 IDM 2.0 路线A 代工节点应该在技术上和上市时间上击败台积电 2 纳米级节点。

　　从技术上来说，Intel 20A及intel 18A不仅是他们首批进入埃米节点的工艺，在其上还会首发两大突破性技术，也就是RibbonFET和PowerVia，其中RibbonFET是Intel对Gate All Around晶体管的实现，它将成为公司自2011年率先推出FinFET以来的首个全新晶体管架构。

　　英特尔过去多年来一直在技术半导体会议上讨论 GAAFET，在 2020 年 6 月的国际 VLSI 会议上，时任首席技术官 Mike Mayberry 博士展示了转向 GAA 设计后增强静电的图表。当时我们询问英特尔批量实施 GAA 的时间表，并被告知预计将在“5 年内”实现。目前，英特尔的 RibbonFET 将采用 20A 工艺，根据上述路线 年底实现产品化。

　　anandtech在报道中指出，在英特尔将在RibbonFET中确实将使用 4 堆栈实施，因为添加的堆栈越多，制造所需的工艺节点步骤就越多，引用英特尔的 Kelleher 博士的话：“删除堆栈比添加堆栈更容易”。对于任何给定的进程或功能来说，确切的堆栈数量仍然是一个活跃的研究领域，但英特尔似乎更热衷于四个。

　　值得一提的是，在早前举办的 ITF World上，英特尔还展示了全新堆叠式 CFET 晶体管设计——一个被业界看好的下一代 GAA设计。

　　从英特尔提供的图像我们很好地观察到——这种设计允许该公司堆叠八个纳米片，使纳米片的数量增加了一倍。四个与RibbonFET一起使用，从而增加晶体管密度。我们还在上面的相册中提供了其他三种类型的英特尔晶体管的图像 - Planar FET、FinFET 和 RibbonFET。

　　如上所说，背面供电，则是英特尔另一个在Intel 20A工艺上的另一重点技术。他们也在日前举办的VLSI大会上更新了这个技术的进展。

　　按照英特尔所说，迁移到 BS-PDN 最终有几个好处。首先，这对简化芯片的构造具有重要影响。我们稍后会讲述英特尔的具体声明和发现，但这里需要特别注意的是，它允许英特尔放宽其 M0 金属层的密度。Intel 4 + PowerVia 的测试节点允许 36 nm 间距，而不是在 Intel 4 上要求 30 nm 间距。这直接简化了整个芯片最复杂和昂贵的处理步骤，将其回滚到更接近intel 7 工艺的尺寸。

　　BS-PDN 也准备好为芯片提供一些适度的性能改进。通过更直接的方式缩短晶体管的功率传输路径有助于抵消 IR Droop 效应，从而更好地向晶体管层传输功率。将所有这些电源线从信号层中取出也可以提高它们的性能，从而消除电源干扰并为芯片设计人员提供更多空间来优化他们的设计。

　　在英特尔的方案中，首先，使用载体晶圆（carrier wafer ）作为其构建过程的一部分，以提供芯片刚性。英特尔实施 BS-PDN 的另一个值得注意的细节是使用 TSV 进行电源布线。在 PowerVia 中，芯片的晶体管层中有纳米级 TSV（恰如其分地命名为 Nano TSV）。这与行业先驱 IMEC 一直在研究其 BS-PDN 的埋入式电源轨形成对比。

　　总而言之，虽然电源轨仍然需要向上和越过晶体管层来输送电力，但使用 TSV 可以让电力更直接地输送到晶体管层。对于英特尔来说，这是他们热衷于利用的一项技术优势，因为它避免了必须设计和内置埋入式电源轨所需的路由。

　　关于英特尔的背面供电，我们可以参考文章《抢进背面供电，芯片制造新王牌》。

　　由日本八家大企业支持成立、并获政府注资的半导体公司Rapidus正在兴建的首座晶圆厂就直攻2纳米制程，背负着复兴日本晶圆制造的重责大任。Rapidus会长东哲郎上月接受采访时表示，有信心让公司在短时间内就追上两大晶圆制造商台积电与三星电子。

　　东哲郎说：“领先他人且独特，是赚取大量获利的唯一地位；如果你做别人已经在做的，你会让自己变得廉价。”

　　东哲郎说：“我对2纳米与之后的1.4纳米相当有信心，不过1纳米会是一大挑战。我们与材料和设备制造商密切合作，这些业者已与包括台积电在内的市场领导者合作先进技术。我们的全球伙伴也承诺将全力支持提供技术和教育。”

　　Rapidus目前已与IBM、比利时微电子研究中心IMEC结盟，而且获得了包括丰田、Sony和软银等日本大企业的支持，这让他们的2nm给市场提供新变数。